第一篇   改進電路設(shè)計規(guī)程提高可測試性

    隨著微型化程度不斷提高，元件和布線技術(shù)也取得巨大發(fā)展，例如BGA外殼封裝的高集成度的微型IC，以及導(dǎo)體之間的絕緣間距縮小到0.5mm，這些僅是其中的兩個例子。電子元件的布線設(shè)計方式，對以后制作流程中的測試能否很好進行，影響越來越大。下面介紹幾種重要規(guī)則及實用提示。

   通過遵守一定的規(guī)程（DFT-Design for Testability，可測試的設(shè)計），可以大大減少生產(chǎn)測試的準備和實施費用。這些規(guī)程已經(jīng)過多年發(fā)展，當(dāng)然，若采用新的生產(chǎn)技術(shù)和元件技術(shù)，它們也要相應(yīng)的擴展和適應(yīng)。隨著電子產(chǎn)品結(jié)構(gòu)尺寸越來越小，目前出現(xiàn)了兩個特別引人注目的問題：一是可接觸的電路節(jié)點越來越少；二是像在線測試（In-Circuit-Test）這些方法的應(yīng)用受到限制。為了解決這些問題，可以在電路布局上采取相應(yīng)的措施，采用新的測試方法和采用創(chuàng)新性適配器解決方案。第二個問題的解決還涉及到使原來作為獨立工序使用的測試系統(tǒng)承擔(dān)附加任務(wù)。這些任務(wù)包括通過測試系統(tǒng)對存儲器組件進行編程或者實行集成化的元器件自測試（Built-in Self Test，BIST，內(nèi)建的自測試）。將這些步驟轉(zhuǎn)移到測試系統(tǒng)中去，總起來看，還是創(chuàng)造了更多的附加價值。為了順利地實施這些措施，在產(chǎn)品科研開發(fā)階段，就必須有相應(yīng)的考慮。

1、什么是可測試性

   可測試性的意義可理解為：測試工程師可以用盡可能簡單的方法來檢測某種元件的特性，看它能否滿足預(yù)期的功能。簡單地講就是：

l         檢測產(chǎn)品是否符合技術(shù)規(guī)范的方法簡單化到什么程度？

l         編制測試程序能快到什么程度？

l         發(fā)現(xiàn)產(chǎn)品故障全面化到什么程度？

l         接入測試點的方法簡單化到什么程度？

   為了達到良好的可測試必須考慮機械方面和電氣方面的設(shè)計規(guī)程。當(dāng)然，要達到最佳的可測試性，需要付出一定代價，但對整個工藝流程來說，它具有一系列的好處，因此是產(chǎn)品能否成功生產(chǎn)的重要前提。

2、為什么要發(fā)展測試友好技術(shù)

    過去，若某一產(chǎn)品在上一測試點不能測試，那么這個問題就被簡單地推移到直一個測試點上去。如果產(chǎn)品缺陷在生產(chǎn)測試中不能發(fā)現(xiàn)，則此缺陷的識別與診斷也會簡單地被推移到功能和系統(tǒng)測試中去。

    相反地，今天人們試圖盡可能提前發(fā)現(xiàn)缺陷，它的好處不僅僅是成本低，更重要的是今天的產(chǎn)品非常復(fù)雜，某些制造缺陷在功能測試中可能根本檢查不出來。例如某些要預(yù)先裝軟件或編程的元件，就存在這樣的問題。（如快閃存儲器或ISPs：In-System Programmable Devices系統(tǒng)內(nèi)可編程器件）。這些元件的編程必須在研制開發(fā)階段就計劃好，而測試系統(tǒng)也必須掌握這種編程。

    測試友好的電路設(shè)計要費一些錢，然而，測試困難的電路設(shè)計費的錢會更多。測試本身是有成本的，測試成本隨著測試級數(shù)的增加而加大；從在線測試到功能測試以及系統(tǒng)測試，測試費用越來越大。如果跳過其中一項測試，所耗費用甚至?xí)?。一般的?guī)則是每增加一級測試費用的增加系數(shù)是10倍。通過測試友好的電路設(shè)計，可以及早發(fā)現(xiàn)故障，從而使測試友好的電路設(shè)計所費的錢迅速地得到補償。

3、文件資料怎樣影響可測試性

    只有充分利用元件開發(fā)中完整的數(shù)據(jù)資料，才有可能編制出能全面發(fā)現(xiàn)故障的測試程序。在許多情況下，開發(fā)部門和測試部門之間的密切合作是必要的。文件資料對測試工程師了解元件功能，制定測試戰(zhàn)略，有無可爭議的影響。

    為了繞開缺乏文件和不甚了解元件功能所產(chǎn)生的問題，測試系統(tǒng)制造商可以依靠軟件工具，這些工具按照隨機原則自動產(chǎn)生測試模式，或者依靠非矢量相比，非矢量方法只能算作一種權(quán)宜的解決辦法。

    測試前的完整的文件資料包括零件表，電路設(shè)計圖數(shù)據(jù)（主要是CAD數(shù)據(jù)）以及有關(guān)務(wù)元件功能的詳細資料（如數(shù)據(jù)表）。只有掌握了所有信息，才可能編制測試矢量，定義元件失效樣式或進行一定的預(yù)調(diào)整。

    某些機械方面的數(shù)據(jù)也是重要的，例如那些為了檢查組件的焊接是否良好及定位是否所需要的數(shù)據(jù)。最后，對于可編程的元件，如快閃存儲器，PLD、FPGA等，如果不是在最后安裝時才編程，是在測試系統(tǒng)上就應(yīng)編好程序的話，也必須知道各自的編程數(shù)據(jù)?？扉W元件的編程數(shù)據(jù)應(yīng)完整無缺。如快閃芯片含16Mbit的數(shù)據(jù)，就應(yīng)該可以用到16Mbit，這樣可以防止誤解和避免地址沖突。例如，如果用一個4Mbit存儲器向一個元件僅僅提供300Kbit數(shù)據(jù)，就可能出現(xiàn)這種情況。當(dāng)然數(shù)據(jù)應(yīng)準備成流行的標準格式，如Intel公司的Hex或Motorola公司的S記錄結(jié)構(gòu)等。大多數(shù)測試系統(tǒng)，只要能夠?qū)扉W或ISP元件進行編程，是可以解讀這些格式的。前面所提到的許多信息，其中許多也是元件制造所必須的。當(dāng)然，在可制造性和可測試性之間應(yīng)明確區(qū)別，因為這是完全不同的概念，從而構(gòu)成不同的前提。

4、良好的可測試性的機械接觸條件

   如果不考慮機械方面的基本規(guī)則，即使在電氣方面具有非常良好的可測試性的電路，也可能難以測試。許多因素會限制電氣的可測試性。如果測試點不夠或太小，探針床適配器就難以接觸到電路的每個節(jié)點。如果測試點位置誤差和尺寸誤差太大，就會產(chǎn)生測試重復(fù)性不好的問題。在使用探針床配器時，應(yīng)留意一系列有關(guān)套牢孔與測試點的大小和定位的建議。  

5、最佳可測試性的電氣前提條件

   電氣前提條件對良好的可測試性，和機械接觸條件一樣重要，兩者缺一不可。一個門電路不能進行測試，原因可能是無法通過測試點接觸到啟動輸入端，也可能是啟動輸入端處在封裝殼內(nèi)，外部無法接觸，在原則上這兩情況同樣都是不好的，都使測試無法進行。在設(shè)計電路時應(yīng)該注意，凡是要用在線測試法檢測的元件，都應(yīng)該具備某種機理，使各個元件能夠在電氣上絕緣起來。這種機理可以借助于禁止輸入端來實現(xiàn)，它可以將元件的輸出端控制在靜態(tài)的高歐姆狀態(tài)。

   雖然幾乎所有的測試系統(tǒng)都能夠逆驅(qū)動（Backdriving）方式將某一節(jié)點的狀態(tài)帶到任意狀態(tài)，但是所涉及的節(jié)點最好還是要備有禁止輸入端，首先將此節(jié)點帶到高歐姆狀態(tài)，然后再“平緩地”加上相應(yīng)的電平。

     同樣，節(jié)拍發(fā)生器總是通過啟動引線，門電路或插接電橋從振蕩器后面直接斷開。啟動輸入端決不可直接與電路相連，而是通過100歐姆的電阻與電路連接。每個元件應(yīng)有自己的啟動，復(fù)位或控制引線腳。必須避免許多元件的啟動輸入端共用一個電阻與電路相連。這條規(guī)則對于ASIC元件也適用，這些元件也應(yīng)有一個引線腳，通過它，可將輸出端帶到高歐姆狀態(tài)。如果元件在接通工作電壓時可實行復(fù)位，這對于由測試器來引發(fā)復(fù)位也是非常有幫助的。在這種情況下，元件在測試前就可以簡單地置于規(guī)定的狀態(tài)。 

     不用的元件引線腳同樣也應(yīng)該是可接觸的，因為在這些地方未發(fā)現(xiàn)的短路也可能造成元件故障。此外，不用的門電路往往在以后會被利用于設(shè)計改進，它們可能會改接到電路中來。所以同樣重要的是，它們從一開始就應(yīng)經(jīng)過測試，以保證其工件可靠。

6、改進可測試性

使用探針床適配器時，改進可測試性的建議

套牢孔

l         呈對角線配置

l         定位精度為±0.05mm （±2mil）

l         直徑精度為±0.076/-0mm （+3/-0mil）

l         相對于測試點的定位精度為±0.05mm （±2mil）

l         離開元件邊緣距離至少為3mm

l         不可穿通接觸

測試點

l         盡可能為正方形

l         測試點直徑至少為0.88mm （35mil）

l         測試點大小精度為±0.076mm （±3mil）

l         測試點之間間隔精度為±0.076mm （±3mil）

l         測試點間隔盡可能為2.5mm

l         鍍錫，端面可直接焊接

l         距離元件邊緣至少為3mm

l         所有測試點應(yīng)可能處于插件板的背面 

l         測試點應(yīng)均勻布在插件板上

l         每個節(jié)點至少有一個測試點（100％通道）

l         備用或不用的門電路都有測試點

l         供電電源的多外測試點分布在不同位置

元件標志

l         標志文字同一方向

l         型號、版本、系列號及條形碼明確標識

l         元件名稱要清晰可見，且盡可能直接標在元件近旁

7、關(guān)于快閃存儲器和其它可編程元件

    快閃存儲器的編程時間有時會很長（對于大的存儲器或存儲器組可達1分鐘）。因此，此時不容許有其它元件的逆驅(qū)動，否則快閃存儲器可能會受到損害。為了避免這種情況，必須將所有與地址總線的控制線相連的元件置于高歐姆狀態(tài)。同樣，數(shù)據(jù)總線也必須能夠被置于隔絕狀態(tài)，以確?？扉W存儲器為空載，并可進行下步編程。

    系統(tǒng)內(nèi)可編程元件（ISP）有一些要求，如Altera，XilinX和Lattuce等公司的產(chǎn)品，還有其它一些特殊要求。除了可測試性的機械和電氣前提條件應(yīng)得到保證外，還要保證具有編程和確證數(shù)據(jù)的可能性。對于Altera和Xilinx元件，使用了連串矢量格式（Serial Vector Format SVF），這種格式近期幾乎已發(fā)展成為工業(yè)標準。許多測試系統(tǒng)可以對這類元件編程，并將連串矢量格式（SVF）內(nèi)的輸入數(shù)據(jù)用于測試信號發(fā)生器。通過邊界掃描鍵（Boundary-Scan-Kette JTAG）對這些元件編程，也將連串?dāng)?shù)據(jù)格式編程。在匯集編程數(shù)據(jù)時，重要的是應(yīng)考慮到電路中全部的元件鏈，不應(yīng)將數(shù)據(jù)僅僅還原給要編程的元件。

     編程時，自動測試信號發(fā)生器考慮到整個的元件鏈，并將其它元件接入旁路模型中。相反，Lattice公司要求用JEDEC格式的數(shù)據(jù)，并通過通常的輸入端和輸出端并行編程。編程后，數(shù)據(jù)還要用于檢查元件功能。開發(fā)部門提供的數(shù)據(jù)應(yīng)盡可能地便于測試系統(tǒng)直接應(yīng)用，或者通過簡單轉(zhuǎn)換便可應(yīng)用。

8、對于邊界掃描（JTAG）應(yīng)注意什么

    由基于復(fù)雜元件組成精細網(wǎng)格的組件，給測試工程師只提供很少的可接觸的測試點。此時也仍然可能提高可測試性。對此可使用邊界掃描和集成自測試技術(shù)來縮短測試完成時間和提高測試效果。

    對于開發(fā)工程師和測試工程師來說，建立在邊界掃描和集成自測試技術(shù)基礎(chǔ)上的測試戰(zhàn)略肯定會增加費用。開發(fā)工程師必然要在電路中使用的邊界掃描元件（IEEE-1149.1-標準），并且要設(shè)法使相應(yīng)的具體的測試引線腳可以接觸（如測試數(shù)據(jù)輸入-TDI，測試數(shù)據(jù)輸出-TDO，測試鐘頻-TCK和測試模式選擇-TMS以及ggf.測試復(fù)位）。測試工程師給元件制定一個邊界掃描模型（BSDL-邊界掃描描述語言）。此時他必須知道，有關(guān)元件支持何種邊界掃描功能和指令。邊界掃描測試可以診斷直至引線級的短路和斷路。除此之外，如果開發(fā)工程師已作規(guī)定，可以通過邊界掃描指令“RunBIST”來觸發(fā)元件的自動測試。尤其是當(dāng)電路中有許多ASICs和其它復(fù)雜元件時，對于這些元件并不存在慣常的測試模型，通過邊界掃描元件，可以大大減少制定測試模型的費用。

    時間和成本降低的程度對于每個元件都是不同的。對于一個有IC的電路，如果需要100％發(fā)現(xiàn)，大約需要40萬個測試矢量，通過使用邊界掃描，在同樣的故障發(fā)現(xiàn)率下，測試矢量的數(shù)目可以減少到數(shù)百個。因此，在沒有測試模型，或接觸電路的節(jié)點受到限制的條件下，邊界掃描方法具有特別的優(yōu)越性。是否要采用邊界掃描，是取決于開發(fā)利用和制造過程中增加的成本費用。衽邊界掃描必須和要求發(fā)現(xiàn)故障的時間，測試時間，進入市場的時間，適配器成本進行權(quán)衡，并盡可能節(jié)約。在許多情況下，將傳統(tǒng)的在線測試方法和邊界掃描方法混合鹽業(yè)的方案是最佳的解決方式

第二篇 混合信號PCB的分區(qū)設(shè)計

    摘要：混合信號電路PCB的設(shè)計很復(fù)雜，元器件的布局、布線以及電源和地線的處理將直接影響到電路性能和電磁兼容性能。本文介紹的地和電源的分區(qū)設(shè)計能優(yōu)化混合信號電路的性能。 

    如何降低數(shù)字信號和模擬信號間的相互干擾呢？在設(shè)計之前必須了解電磁兼容(EMC)的兩個基本原則：第一個原則是盡可能減小電流環(huán)路的面積；第二個原則是系統(tǒng)只采用一個參考面。相反，如果系統(tǒng)存在兩個參考面，就可能形成一個偶極天線(注：小型偶極天線的輻射大小與線的長度、流過的電流大小以及頻率成正比)；而如果信號不能通過盡可能小的環(huán)路返回，就可能形成一個大的環(huán)狀天線(注：小型環(huán)狀天線的輻射大小與環(huán)路面積、流過環(huán)路的電流大小以及頻率的平方成正比)。在設(shè)計中要盡可能避免這兩種情況。

    有人建議將混合信號電路板上的數(shù)字地和模擬地分割開，這樣能實現(xiàn)數(shù)字地和模擬地之間的隔離。盡管這種方法可行，但是存在很多潛在的問題，在復(fù)雜的大型系統(tǒng)中問題尤其突出。最關(guān)鍵的問題是不能跨越分割間隙布線，一旦跨越了分割間隙布線，電磁輻射和信號串?dāng)_都會急劇增加。在PCB設(shè)計中最常見的問題就是信號線跨越分割地或電源而產(chǎn)生EMI問題。

        我們采用上述分割方法，而且信號線跨越了兩個地之間的間隙，信號電流的返回路徑是什么呢？假定被分割的兩個地在某處連接在一起(通常情況下是在某個位置單點連接)，在這種情況下，地電流將會形成一個大的環(huán)路。流經(jīng)大環(huán)路的高頻電流會產(chǎn)生輻射和很高的地電感，如果流過大環(huán)路的是低電平模擬電流，該電流很容易受到外部信號干擾。最糟糕的是當(dāng)把分割地在電源處連接在一起時，將形成一個非常大的電流環(huán)路。另外，模擬地和數(shù)字地通過一個長導(dǎo)線連接在一起會構(gòu)成偶極天線。 

    了解電流回流到地的路徑和方式是優(yōu)化混合信號電路板設(shè)計的關(guān)鍵。許多設(shè)計工程師僅僅考慮信號電流從哪兒流過，而忽略了電流的具體路徑。如果必須對地線層進行分割，而且必須通過分割之間的間隙布線，可以先在被分割的地之間進行單點連接，形成兩個地之間的連接橋，然后通過該連接橋布線。這樣，在每一個信號線的下方都能夠提供一個直接的電流回流路徑，從而使形成的環(huán)路面積很小。 

     采用光隔離器件或變壓器也能實現(xiàn)信號跨越分割間隙。對于前者，跨越分割間隙的是光信號；在采用變壓器的情況下，跨越分割間隙的是磁場。還有一種可行的辦法是采用差分信號：信號從一條線流入從另外一條信號線返回，這種情況下，不需要地作為回流路徑。

    要深入探討數(shù)字信號對模擬信號的干擾必須先了解高頻電流的特性。高頻電流總是選擇阻抗最小(電感最低)，直接位于信號下方的路徑，因此返回電流會流過鄰近的電路層，而無論這個臨近層是電源層還是地線層。 

    在實際工作中一般傾向于使用統(tǒng)一地，而將PCB分區(qū)為模擬部分和數(shù)字部分。模擬信號在電路板所有層的模擬區(qū)內(nèi)布線，而數(shù)字信號在數(shù)字電路區(qū)內(nèi)布線。在這種情況下，數(shù)字信號返回電流不會流入到模擬信號的地。 

     只有將數(shù)字信號布線在電路板的模擬部分之上或者將模擬信號布線在電路板的數(shù)字部分之上時，才會出現(xiàn)數(shù)字信號對模擬信號的干擾。出現(xiàn)這種問題并不是因為沒有分割地，真正的原因是數(shù)字信號的布線不適當(dāng)。 

    PCB設(shè)計采用統(tǒng)一地，通過數(shù)字電路和模擬電路分區(qū)以及合適的信號布線，通常可以解決一些比較困難的布局布線問題，同時也不會產(chǎn)生因地分割帶來的一些潛在的麻煩。在這種情況下，元器件的布局和分區(qū)就成為決定設(shè)計優(yōu)劣的關(guān)鍵。如果布局布線合理，數(shù)字地電流將限制在電路板的數(shù)字部分，不會干擾模擬信號。對于這樣的布線必須仔細地檢查和核對，要保證百分之百遵守布線規(guī)則。否則，一條信號線走線不當(dāng)就會徹底破壞一個本來非常不錯的電路板。 

    在將A/D轉(zhuǎn)換器的模擬地和數(shù)字地管腳連接在一起時，大多數(shù)的A/D轉(zhuǎn)換器廠商會建議：將AGND和DGND管腳通過最短的引線連接到同一個低阻抗的地上(注：因為大多數(shù)A/D轉(zhuǎn)換器芯片內(nèi)部沒有將模擬地和數(shù)字地連接在一起，必須通過外部管腳實現(xiàn)模擬和數(shù)字地的連接)，任何與DGND連接的外部阻抗都會通過寄生電容將更多的數(shù)字噪聲耦合到IC內(nèi)部的模擬電路上。按照這個建議，需要把A/D轉(zhuǎn)換器的AGND和DGND管腳都連接到模擬地上，但這種方法會產(chǎn)生諸如數(shù)字信號去耦電容的接地端應(yīng)該接到模擬地還是數(shù)字地的問題。 

     如果系統(tǒng)僅有一個A/D轉(zhuǎn)換器，上面的問題就很容易解決。如圖3 中所示，將地分割開，在A/D轉(zhuǎn)換器下面把模擬地和數(shù)字地部分連接在一起。采取該方法時，必須保證兩個地之間的連接橋?qū)挾扰cIC等寬，并且任何信號線都不能跨越分割間隙。 

     如果系統(tǒng)中A/D轉(zhuǎn)換器較多，例如10個A/D轉(zhuǎn)換器怎樣連接呢？如果在每一個A/D轉(zhuǎn)換器的下面都將模擬地和數(shù)字地連接在一起，則產(chǎn)生多點相連，模擬地和數(shù)字地之間的隔離就毫無意義。而如果不這樣連接，就違反了廠商的要求。 

最好的辦法是開始時就用統(tǒng)一地。如圖4 所示，將統(tǒng)一的地分為模擬部分和數(shù)字部分。這樣的布局布線既滿足了IC器件廠商對模擬地和數(shù)字地管腳低阻抗連接的要求，同時又不會形成環(huán)路天線或偶極天線而產(chǎn)生EMC問題。

     如果對混合信號PCB設(shè)計采用統(tǒng)一地的做法心存疑慮，可以采用地線層分割的方法對整個電路板布局布線，在設(shè)計時注意盡量使電路板在后邊實驗時易于用間距小于1/2英寸的跳線或0歐姆電阻將分割地連接在一起。注意分區(qū)和布線，確保在所有的層上沒有數(shù)字信號線位于模擬部分之上，也沒有任何模擬信號線位于數(shù)字部分之上。而且，任何信號線都不能跨越地間隙或是分割電源之間的間隙。要測試該電路板的功能和EMC性能，然后將兩個地通過0歐姆電阻或跳線連接在一起，重新測試該電路板的功能和EMC性能。比較測試結(jié)果，會發(fā)現(xiàn)幾乎在所有的情況下，統(tǒng)一地的方案在功能和EMC性能方面比分割地更優(yōu)越。

#分割地的方法還有用嗎？ 

    在以下三種情況可以用到這種方法：一些醫(yī)療設(shè)備要求在與病人連接的電路和系統(tǒng)之間的漏電流很低；一些工業(yè)過程控制設(shè)備的輸出可能連接到噪聲很大而且功率高的機電設(shè)備上；另外一種情況就是在PCB的布局受到特定限制時。 

    在混合信號PCB板上通常有獨立的數(shù)字和模擬電源，能夠而且應(yīng)該采用分割電源面。但是緊鄰電源層的信號線不能跨越電源之間的間隙，而所有跨越該間隙的信號線都必須位于緊鄰大面積地的電路層上。在有些情況下，將模擬電源以PCB連接線而不是一個面來設(shè)計可以避免電源面的分割問題。

#混合信號PCB設(shè)計是一個復(fù)雜的過程，設(shè)計過程要注意以下幾點：

1.將PCB分區(qū)為獨立的模擬部分和數(shù)字部分。 

2.合適的元器件布局。 

3.A/D轉(zhuǎn)換器跨分區(qū)放置。 

4.不要對地進行分割。在電路板的模擬部分和數(shù)字部分下面敷設(shè)統(tǒng)一地。 

5.在電路板的所有層中，數(shù)字信號只能在電路板的數(shù)字部分布線。 

6.在電路板的所有層中，模擬信號只能在電路板的模擬部分布線。 

7.實現(xiàn)模擬和數(shù)字電源分割。 

8.布線不能跨越分割電源面之間的間隙。 

9.必須跨越分割電源之間間隙的信號線要位于緊鄰大面積地的布線層上。 

10.分析返回地電流實際流過的路徑和方式。 

11.采用正確的布線規(guī)則。

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第三篇  蛇形走線有什么作用?

      高速數(shù)字PCB板的等線長是為了使各信號的延遲差保持在一個范圍內(nèi),保證系統(tǒng)在同一周期內(nèi)讀取的數(shù)據(jù)的有效性(延遲差超過一個時鐘周期時會錯讀下一周期的數(shù)據(jù)),一般要求延遲差不超過1/4時鐘周期,單位長度的線延遲差也是固定的,延遲跟線寬,線長,銅厚,板層結(jié)構(gòu)有關(guān),但線過長會增大分布電容和分布電感,使信號質(zhì)量,所以時鐘IC引腳一般都接RC端接,但蛇形走線并非起電感的作用,相反的,電感會使信號中的上升元中的高次諧波相移,造成信號質(zhì)量惡化,所以要求蛇形線間距最少是線寬的兩倍,信號的上升時間越小就越易受分布電容和分布電感的影響.

      簡單地說，PCB上的任何一條走線在通過高頻信號的情況下都會對該信號造成時延時，蛇形走線的主要作用是補償“同一組相關(guān)”信號線中延時較小的部分，這些部分通常是沒有或比其它信號少通過另外的邏輯處理；最典型的就是時鐘線，通常它不需經(jīng)過任何其它邏輯處理，因而其延時會小于其它相關(guān)信號。

　　等線長的蛇形走線沒有任何抗干擾的功能，它的作用是將有時序要求的總線或時鐘線的延遲控制在所要求的范圍內(nèi)，至于要求如果不會算也可從DATASHEET上得到，一般有時序要求的都會給出線長匹配的數(shù)據(jù)；在走線時一般遵循3W法則（繞線的間距要兩倍于線寬），這樣可消除線間78%的互感，盡量減少因電感變化而引起的阻抗不連續(xù)。

第四篇  確保信號完整性的電路板設(shè)計準則

     信號完整性(SI)問題解決得越早，設(shè)計的效率就越高，從而可避免在電路板設(shè)計完成之后才增加端接器件。SI設(shè)計規(guī)劃的工具和資源不少，本文探索信號完整性的核心議題以及解決SI問題的幾種方法，在此忽略設(shè)計過程的技術(shù)細節(jié)。

1、SI問題的提出 

    隨著IC輸出開關(guān)速度的提高，不管信號周期如何，幾乎所有設(shè)計都遇到了信號完整性問題。即使過去你沒有遇到SI問題，但是隨著電路工作頻率的提高，今后一定會遇到信號完整性問題。 

    信號完整性問題主要指信號的過沖和阻尼振蕩現(xiàn)象，它們主要是IC驅(qū)動幅度和跳變時間的函數(shù)。也就是說，即使布線拓撲結(jié)構(gòu)沒有變化，只要芯片速度變得足夠快，現(xiàn)有設(shè)計也將處于臨界狀態(tài)或者停止工作。我們用兩個實例來說明信號完整性設(shè)計是不可避免的。

實例之一：在通信領(lǐng)域，前沿的電信公司正為語音和數(shù)據(jù)交換生產(chǎn)高速電路板(高于500MHz)，此時成本并不特別重要，因而可以盡量采用多層板。這樣的電路板可以實現(xiàn)充分接地并容易構(gòu)成電源回路，也可以根據(jù)需要采用大量離散的端接器件，但是設(shè)計必須正確，不能處于臨界狀態(tài)。 

    SI和EMC專家在布線之前要進行仿真和計算，然后，電路板設(shè)計就可以遵循一系列非常嚴格的設(shè)計規(guī)則，在有疑問的地方，可以增加端接器件，從而獲得盡可能多的SI安全裕量。電路板實際工作過程中，總會出現(xiàn)一些問題，為此，通過采用可控阻抗端接線，可以避免出現(xiàn)SI問題。簡而言之，超標準設(shè)計可以解決SI問題。

實例之二：從成本上考慮，電路板通常限制在四層以內(nèi)(里面兩層分別是電源層和接地層)。這極大限制了阻抗控制的作用。此外，布線層少將加劇串?dāng)_，同時信號線間距還必須最小以布放更多的印制線。另一方面，設(shè)計工程師必須采用最新和最好的CPU、內(nèi)存和視頻總線設(shè)計，這些設(shè)計就必須考慮SI問題。 

     關(guān)于布線、拓撲結(jié)構(gòu)和端接方式，工程師通?？梢詮腃PU制造商那里獲得大量建議，然而，這些設(shè)計指南還有必要與制造過程結(jié)合起來。在很大程度上，電路板設(shè)計師的工作比電信設(shè)計師的工作要困難，因為增加阻抗控制和端接器件的空間很小。此時要充分研究并解決那些不完整的信號，同時確保產(chǎn)品的設(shè)計期限。 

下面介紹設(shè)計過程通用的SI設(shè)計準則。

2、設(shè)計前的準備工作 

    在設(shè)計開始之前，必須先行思考并確定設(shè)計策略，這樣才能指導(dǎo)諸如元器件的選擇、工藝選擇和電路板生產(chǎn)成本控制等工作。就SI而言，要預(yù)先進行調(diào)研以形成規(guī)劃或者設(shè)計準則，從而確保設(shè)計結(jié)果不出現(xiàn)明顯的SI問題、串?dāng)_或者時序問題。有些設(shè)計準則可以由IC制造商提供，然而，芯片供應(yīng)商提供的準則(或者你自己設(shè)計的準則)存在一定的局限性，按照這樣的準則可能根本設(shè)計不了滿足SI要求的電路板。如果設(shè)計規(guī)則很容易，也就不需要設(shè)計工程師了。 

    在實際布線之前，首先要解決下列問題，在多數(shù)情況下，這些問題會影響你正在設(shè)計(或者正在考慮設(shè)計)的電路板，如果電路板的數(shù)量很大，這項工作就是有價值的。

3、電路板的層疊 

    某些項目組對PCB層數(shù)的確定有很大的自主權(quán)，而另外一些項目組卻沒有這種自主權(quán)，因此，了解你所處的位置很重要。與制造和成本分析工程師交流可以確定電路板的層疊誤差，這時還是發(fā)現(xiàn)電路板制造公差的良機。比如，如果你指定某一層是50Ω阻抗控制，制造商怎樣測量并確保這個數(shù)值呢？ 

    其他的重要問題包括：預(yù)期的制造公差是多少？在電路板上預(yù)期的絕緣常數(shù)是多少？線寬和間距的允許誤差是多少？接地層和信號層的厚度和間距的允許誤差是多少？所有這些信息可以在預(yù)布線階段使用。 

    根據(jù)上述數(shù)據(jù)，你就可以選擇層疊了。注意，幾乎每一個插入其他電路板或者背板的PCB都有厚度要求，而且多數(shù)電路板制造商對其可制造的不同類型的層有固定的厚度要求，這將會極大地約束最終層疊的數(shù)目。你可能很想與制造商緊密合作來定義層疊的數(shù)目。應(yīng)該采用阻抗控制工具為不同層生成目標阻抗范圍，務(wù)必要考慮到制造商提供的制造允許誤差和鄰近布線的影響。

     在信號完整的理想情況下，所有高速節(jié)點應(yīng)該布線在阻抗控制內(nèi)層(例如帶狀線)，但是實際上，工程師必須經(jīng)常使用外層進行所有或者部分高速節(jié)點的布線。要使SI最佳并保持電路板去耦，就應(yīng)該盡可能將接地層/電源層成對布放。如果只能有一對接地層/電源層，你就只有將就了。如果根本就沒有電源層，根據(jù)定義你可能會遇到SI問題。你還可能遇到這樣的情況，即在未定義信號的返回通路之前很難仿真或者模擬電路板的性能。

4、串?dāng)_和阻抗控制 

來自鄰近信號線的耦合將導(dǎo)致串?dāng)_并改變信號線的阻抗。相鄰平行信號線的耦合分析可能決定信號線之間或者各類信號線之間的“安全”或預(yù)期間距(或者平行布線長度)。比如，欲將時鐘到數(shù)據(jù)信號節(jié)點的串?dāng)_限制在100mV以內(nèi)，卻要信號走線保持平行，你就可以通過計算或仿真，找到在任何給定布線層上信號之間的最小允許間距。同時，如果設(shè)計中包含阻抗重要的節(jié)點(或者是時鐘或者專用高速內(nèi)存架構(gòu))，你就必須將布線放置在一層(或若干層)上以得到想要的阻抗。

5、重要的高速節(jié)點 

   延遲和時滯是時鐘布線必須考慮的關(guān)鍵因素。因為時序要求嚴格，這種節(jié)點通常必須采用端接器件才能達到最佳SI質(zhì)量。要預(yù)先確定這些節(jié)點，同時將調(diào)節(jié)元器件放置和布線所需要的時間加以計劃，以便調(diào)整信號完整性設(shè)計的指標。

6、技術(shù)選擇 

   不同的驅(qū)動技術(shù)適于不同的任務(wù)。信號是點對點的還是一點對多抽頭的？信號是從電路板輸出還是留在相同的電路板上？允許的時滯和噪聲裕量是多少？作為信號完整性設(shè)計的通用準則，轉(zhuǎn)換速度越慢，信號完整性越好。50MHz時鐘采用500ps上升時間是沒有理由的。一個2-3ns的擺率控制器件速度要足夠快，才能保證SI的品質(zhì)，并有助于解決象輸出同步交換(SSO)和電磁兼容(EMC)等問題。 

   在新型FPGA可編程技術(shù)或者用戶定義ASIC中，可以找到驅(qū)動技術(shù)的優(yōu)越性。采用這些定制(或者半定制)器件，你就有很大的余地選定驅(qū)動幅度和速度。設(shè)計初期，要滿足FPGA(或ASIC)設(shè)計時間的要求并確定恰當(dāng)?shù)妮敵鲞x擇，如果可能的話，還要包括引腳選擇。

    在這個設(shè)計階段，要從IC供應(yīng)商那里獲得合適的仿真模型。為了有效的覆蓋SI仿真，你將需要一個SI仿真程序和相應(yīng)的仿真模型(可能是IBIS模型)。 

   最后，在預(yù)布線和布線階段你應(yīng)該建立一系列設(shè)計指南，它們包括：目標層阻抗、布線間距、傾向采用的器件工藝、重要節(jié)點拓撲和端接規(guī)劃。

7、預(yù)布線階段 

    預(yù)布線SI規(guī)劃的基本過程是首先定義輸入?yún)?shù)范圍(驅(qū)動幅度、阻抗、跟蹤速度)和可能的拓撲范圍(最小/最大長度、短線長度等)，然后運行每一個可能的仿真組合，分析時序和SI仿真結(jié)果，最后找到可以接受的數(shù)值范圍。

    接著，將工作范圍解釋為PCB布線的布線約束條件?？梢圆捎貌煌浖ぞ邎?zhí)行這種類型的“清掃”準備工作，布線程序能夠自動處理這類布線約束條件。對多數(shù)用戶而言，時序信息實際上比SI結(jié)果更為重要，互連仿真的結(jié)果可以改變布線，從而調(diào)整信號通路的時序。 

    在其他應(yīng)用中，這個過程可以用來確定與系統(tǒng)時序指標不兼容的引腳或者器件的布局。此時，有可能完全確定需要手工布線的節(jié)點或者不需要端接的節(jié)點。對于可編程器件和ASIC來說，此時還可以調(diào)整輸出驅(qū)動的選擇，以便改進SI設(shè)計或避免采用離散端接器件。

8、布線后SI仿真 

    一般來說，SI設(shè)計指導(dǎo)規(guī)則很難保證實際布線完成之后不出現(xiàn)SI或時序問題。即使設(shè)計是在指南的引導(dǎo)下進行，除非你能夠持續(xù)自動檢查設(shè)計，否則，根本無法保證設(shè)計完全遵守準則，因而難免出現(xiàn)問題。布線后SI仿真檢查將允許有計劃地打破(或者改變)設(shè)計規(guī)則，但是這只是出于成本考慮或者嚴格的布線要求下所做的必要工作。 

    現(xiàn)在，采用SI仿真引擎，完全可以仿真高速數(shù)字PCB(甚至是多板系統(tǒng))，自動屏蔽SI問題并生成精確的“引腳到引腳”延遲參數(shù)。只要輸入信號足夠好，仿真結(jié)果也會一樣好。這使得器件模型和電路板制造參數(shù)的精確性成為決定仿真結(jié)果的關(guān)鍵因素。很多設(shè)計工程師將仿真“最小”和“最大”的設(shè)計角落，再采用相關(guān)的信息來解決問題并調(diào)整生產(chǎn)率。

9、后制造階段 

    采取上述措施可以確保電路板的SI設(shè)計品質(zhì)，在電路板裝配完成之后，仍然有必要將電路板放在測試平臺上，利用示波器或者TDR(時域反射計)測量，將真實電路板和仿真預(yù)期結(jié)果進行比較。這些測量數(shù)據(jù)可以幫助你改進模型和制造參數(shù)，以便你在下一次預(yù)設(shè)計調(diào)研工作中做出更佳的(更少的約束條件)決策。

10、模型的選擇 

    關(guān)于模型選擇的文章很多，進行靜態(tài)時序驗證的工程師們可能已經(jīng)注意到，盡管從器件數(shù)據(jù)表可以獲得所有的數(shù)據(jù)，要建立一個模型仍然很困難。SI仿真模型正好相反，模型的建立容易，但是模型數(shù)據(jù)卻很難獲得。本質(zhì)上，SI模型數(shù)據(jù)唯一的可靠來源是IC供應(yīng)商，他們必須與設(shè)計工程師保持默契的配合。IBIS模型標準提供了一致的數(shù)據(jù)載體，但是IBIS模型的建立及其品質(zhì)的保證卻成本高昂，IC供應(yīng)商對此投資仍然需要市場需求的推動作用，而電路板制造商可能是唯一的需方市場。

11、未來技術(shù)的趨勢 

    設(shè)想系統(tǒng)中所有輸出都可以調(diào)整以匹配布線阻抗或者接收電路的負載，這樣的系統(tǒng)測試方便，SI問題可以通過編程解決，或者按照IC特定的工藝分布來調(diào)整電路板使SI達到要求，這樣就能使設(shè)計容差更大或者使硬件配置的范圍更寬。

    目前，業(yè)界也在關(guān)注一種SI器件技術(shù)，其中許多技術(shù)包含設(shè)計好的端接裝置(比如LVDS)和自動可編程輸出強度控制和動態(tài)自動端接功能，采用這些技術(shù)的設(shè)計可以獲得優(yōu)良的SI品質(zhì)，但是，大多數(shù)技術(shù)與標準的CMOS或者TTL邏輯電路差別太大，與現(xiàn)有仿真模型的配合不大好。

    因此，EDA公司也正加入到“輕輕松松設(shè)計”的競技場之中，人們?yōu)榱嗽谠O(shè)計初期解決SI問題已經(jīng)做了大量工作，將來，不必SI專家就能借助自動化工具解決SI問題。盡管目前技術(shù)還沒有發(fā)展到那個水平，但是人們正探索新的設(shè)計方法，從“SI和時序布線”出發(fā)開始設(shè)計的技術(shù)仍在發(fā)展，預(yù)計未來幾年內(nèi)將誕生新的設(shè)計技術(shù)